MemN2N.xpr

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<!-- Product Version: Vivado v2016.2 (64-bit)              -->
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<!-- Copyright 1986-2016 Xilinx, Inc. All Rights Reserved.   -->

<Project Version="7" Minor="14" Path="/mnt/external/sspark/Papers/2019_DATE_MANN_FPGA_git/MANN-FPGA/MemN2N.xpr">
  <DefaultLaunch Dir="$PRUNDIR"/>
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  <FileSets Version="1" Minor="31">
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      <File Path="$PSRCDIR/sources_1/imports/xillybus-eval-virtexultrascale-1.2c_160815/core/xillybus_core.edf">
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          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/mem/w_fc_init_q7_24_24.mem">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/mem/w_fc_w_sm_init_q7_24_18.mem">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/mem/w_emb_q_init_q7_24_26.mem">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/mem/w_emb_a_init_q7_24_20.mem">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/mem/w_emb_a_init_q7_24_16.mem">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/mem/w_emb_q_init_q7_24_00.mem">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/new/global_controller.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/ip/fifo_host_to_fpga_8x512.xcix">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/ip/fifo_host_to_fpga_8x512/fifo_host_to_fpga_8x512.xci">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
        <Option Name="TopModule" Val="xillydemo"/>
      </Config>
    </FileSet>
    <FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
      <Filter Type="Constrs"/>
      <File Path="$PSRCDIR/constrs_1/imports/vivado-essentials/xillydemo.xdc">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PSRCDIR/constrs/imports/vivado-essentials/xillydemo.xdc"/>
          <Attr Name="ImportTime" Val="1560922560"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="ConstrsType" Val="XDC"/>
      </Config>
    </FileSet>
    <FileSet Name="tb_MemN2N" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/tb_MemN2N">
      <Filter Type="Srcs"/>
      <File Path="$PSRCDIR/sources_1/new/define.h">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/new/common.h">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/tb_MemN2N/imports/tb_MemN2N/tb_memory_network.v">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PSRCDIR/tb_MemN2N/tb_memory_network.v"/>
          <Attr Name="ImportTime" Val="1560922570"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/tb_MemN2N/imports/tb_MemN2N/tb_MemN2N_behav_reduced_new.wcfg">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PSRCDIR/tb_MemN2N/tb_MemN2N_behav_reduced_new.wcfg"/>
          <Attr Name="ImportTime" Val="1560922570"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/tb_MemN2N/imports/task/qa1_test.bin">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PSRCDIR/tb_MemN2N/task/qa1_test.bin"/>
          <Attr Name="ImportTime" Val="1560922570"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/tb_MemN2N/imports/task/qa1_train.bin">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PSRCDIR/tb_MemN2N/task/qa1_train.bin"/>
          <Attr Name="ImportTime" Val="1560922570"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/tb_MemN2N/imports/model/model_qa1_single-supporting-fact_emb_q_fpga_fixed_q_7_24.bin">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PSRCDIR/tb_MemN2N/model/model_qa1_single-supporting-fact_emb_q_fpga_fixed_q_7_24.bin"/>
          <Attr Name="ImportTime" Val="1560997129"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/tb_MemN2N/imports/model/model_qa1_single-supporting-fact_lin_map_fpga_fixed_q_7_24.bin">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PSRCDIR/tb_MemN2N/model/model_qa1_single-supporting-fact_lin_map_fpga_fixed_q_7_24.bin"/>
          <Attr Name="ImportTime" Val="1560997129"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/tb_MemN2N/imports/model/model_qa1_single-supporting-fact_ds_ans_fpga_fixed_q_7_24.bin">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PSRCDIR/tb_MemN2N/model/model_qa1_single-supporting-fact_ds_ans_fpga_fixed_q_7_24.bin"/>
          <Attr Name="ImportTime" Val="1560997129"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/tb_MemN2N/imports/model/model_qa1_single-supporting-fact_emb_a_fpga_fixed_q_7_24.bin">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PSRCDIR/tb_MemN2N/model/model_qa1_single-supporting-fact_emb_a_fpga_fixed_q_7_24.bin"/>
          <Attr Name="ImportTime" Val="1560997129"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/tb_MemN2N/imports/model/model_qa1_single-supporting-fact_emb_c_fpga_fixed_q_7_24.bin">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PSRCDIR/tb_MemN2N/model/model_qa1_single-supporting-fact_emb_c_fpga_fixed_q_7_24.bin"/>
          <Attr Name="ImportTime" Val="1560997129"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
        <Option Name="TopModule" Val="tb_memory_network"/>
        <Option Name="TopLib" Val="xil_defaultlib"/>
        <Option Name="TransportPathDelay" Val="0"/>
        <Option Name="TransportIntDelay" Val="0"/>
        <Option Name="SrcSet" Val="sources_1"/>
        <Option Name="XSimWcfgFile" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N/tb_MemN2N_behav.wcfg"/>
        <Option Name="XSimWcfgFile" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N/tb_MemN2N_behav_reduced.wcfg"/>
        <Option Name="XSimWcfgFile" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N/tb_MemN2N_behav_reduced_new.wcfg"/>
        <Option Name="XSimWcfgFile" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N/tb_memory_network_behav_170615.wcfg"/>
        <Option Name="XSimWcfgFile" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N_bck_1706/tb_memory_network_attention_mem.wcfg"/>
        <Option Name="XSimWcfgFile" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N_bck_1706/tb_memory_network_behav_hop.wcfg"/>
        <Option Name="XSimWcfgFile" Val="$PPRDIR/../../../../../../../home/sspark/Projects/01_memory_network_hw/HW/tb_memory_network_behav_fifo_test.wcfg"/>
        <Option Name="XSimWcfgFile" Val="$PPRDIR/../../../../../../../home/sspark/Projects/01_memory_network_hw/HW/tb_memory_network_behav_fc.wcfg"/>
        <Option Name="XSimWcfgFile" Val="$PPRDIR/../../../../../../../home/sspark/Projects/01_memory_network_hw/HW/tb_memory_network_behav_total.wcfg"/>
        <Option Name="NLNetlistMode" Val="funcsim"/>
      </Config>
    </FileSet>
    <FileSet Name="pcie_ku" Type="BlockSrcs" RelSrcDir="$PSRCDIR/pcie_ku">
      <File Path="$PSRCDIR/sources_1/ip/pcie_ku.xcix">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N/MemN2N.srcs/sources_1/ip/pcie_ku.xcix"/>
          <Attr Name="ImportTime" Val="1499832076"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/ip/pcie_ku/pcie_ku.xci">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N/MemN2N.srcs/sources_1/ip/pcie_ku/pcie_ku.xci"/>
          <Attr Name="ImportTime" Val="1499832076"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="pcie_ku"/>
        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="div_32" Type="BlockSrcs" RelSrcDir="$PSRCDIR/div_32">
      <File Path="$PSRCDIR/sources_1/ip/div_32.xcix">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N/MemN2N.srcs/sources_1/ip/div_32.xcix"/>
          <Attr Name="ImportTime" Val="1499832073"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/ip/div_32/div_32.xci">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N/MemN2N.srcs/sources_1/ip/div_32/div_32.xci"/>
          <Attr Name="ImportTime" Val="1499832073"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="div_32"/>
        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="clk_wiz_0" Type="BlockSrcs" RelSrcDir="$PSRCDIR/clk_wiz_0">
      <File Path="$PSRCDIR/sources_1/ip/clk_wiz_0.xcix">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N/MemN2N.srcs/sources_1/ip/clk_wiz_0.xcix"/>
          <Attr Name="ImportTime" Val="1499832073"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/ip/clk_wiz_0/clk_wiz_0.xci">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PPRDIR/../../../../../tmp_bck/2017_06/D/00_work/00_project/01_MemN2N/02_HW/MemN2N/MemN2N.srcs/sources_1/ip/clk_wiz_0/clk_wiz_0.xci"/>
          <Attr Name="ImportTime" Val="1499832073"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="clk_wiz_0"/>
        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
  </FileSets>
  <Simulators>
    <Simulator Name="XSim">
      <Option Name="Description" Val="Vivado Simulator"/>
      <Option Name="CompiledLib" Val="0"/>
    </Simulator>
    <Simulator Name="ModelSim">
      <Option Name="Description" Val="ModelSim Simulator"/>
    </Simulator>
    <Simulator Name="Questa">
      <Option Name="Description" Val="Questa Advanced Simulator"/>
    </Simulator>
    <Simulator Name="IES">
      <Option Name="Description" Val="Incisive Enterprise Simulator (IES)"/>
    </Simulator>
    <Simulator Name="VCS">
      <Option Name="Description" Val="Verilog Compiler Simulator (VCS)"/>
    </Simulator>
    <Simulator Name="Riviera">
      <Option Name="Description" Val="Riviera-PRO Simulator"/>
    </Simulator>
  </Simulators>
  <Runs Version="1" Minor="10">
    <Run Id="pcie_ku_synth_1" Type="Ft3:Synth" SrcSet="pcie_ku" Part="xcvu095-ffva2104-2-e" ConstrsSet="pcie_ku" Description="Vivado Synthesis Defaults" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2016"/>
        <Step Id="synth_design"/>
      </Strategy>
    </Run>
    <Run Id="div_32_synth_1" Type="Ft3:Synth" SrcSet="div_32" Part="xcvu095-ffva2104-2-e" ConstrsSet="div_32" Description="Vivado Synthesis Defaults" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2016"/>
        <Step Id="synth_design"/>
      </Strategy>
    </Run>
    <Run Id="clk_wiz_0_synth_1" Type="Ft3:Synth" SrcSet="clk_wiz_0" Part="xcvu095-ffva2104-2-e" ConstrsSet="clk_wiz_0" Description="Vivado Synthesis Defaults" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2016"/>
        <Step Id="synth_design"/>
      </Strategy>
    </Run>
    <Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xcvu095-ffva2104-2-e" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" State="current" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2016"/>
        <Step Id="synth_design"/>
      </Strategy>
    </Run>
    <Run Id="pcie_ku_impl_1" Type="Ft2:EntireDesign" Part="xcvu095-ffva2104-2-e" ConstrsSet="pcie_ku" Description="Default settings for Implementation." SynthRun="pcie_ku_synth_1" IncludeInArchive="false">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2016"/>
        <Step Id="init_design"/>
        <Step Id="opt_design"/>
        <Step Id="power_opt_design"/>
        <Step Id="place_design"/>
        <Step Id="post_place_power_opt_design"/>
        <Step Id="phys_opt_design"/>
        <Step Id="route_design"/>
        <Step Id="post_route_phys_opt_design"/>
        <Step Id="write_bitstream"/>
      </Strategy>
    </Run>
    <Run Id="div_32_impl_1" Type="Ft2:EntireDesign" Part="xcvu095-ffva2104-2-e" ConstrsSet="div_32" Description="Default settings for Implementation." SynthRun="div_32_synth_1" IncludeInArchive="false">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2016"/>
        <Step Id="init_design"/>
        <Step Id="opt_design"/>
        <Step Id="power_opt_design"/>
        <Step Id="place_design"/>
        <Step Id="post_place_power_opt_design"/>
        <Step Id="phys_opt_design"/>
        <Step Id="route_design"/>
        <Step Id="post_route_phys_opt_design"/>
        <Step Id="write_bitstream"/>
      </Strategy>
    </Run>
    <Run Id="clk_wiz_0_impl_1" Type="Ft2:EntireDesign" Part="xcvu095-ffva2104-2-e" ConstrsSet="clk_wiz_0" Description="Default settings for Implementation." SynthRun="clk_wiz_0_synth_1" IncludeInArchive="false">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2016"/>
        <Step Id="init_design"/>
        <Step Id="opt_design"/>
        <Step Id="power_opt_design"/>
        <Step Id="place_design"/>
        <Step Id="post_place_power_opt_design"/>
        <Step Id="phys_opt_design"/>
        <Step Id="route_design"/>
        <Step Id="post_route_phys_opt_design"/>
        <Step Id="write_bitstream"/>
      </Strategy>
    </Run>
    <Run Id="impl_1" Type="Ft2:EntireDesign" Part="xcvu095-ffva2104-2-e" ConstrsSet="constrs_1" Description="Default settings for Implementation." State="current" SynthRun="synth_1" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2016"/>
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